Virtex-6 CXT FPGA 提供 3.75Gbps GTX 收发器和内置式 PCI Express®（Gen 1）与三态以太网 MAC 模块，能够满足无线、音频、视频和广播市场上众多应用对高带宽和高性能的需求。
Virtex-6 CXT FPGA 的优势
优化的逻辑和 DSP 性能
- 利用2倍于上一代面向流水线设计的 Virtex FPGA 的触发器加强逻辑架构
- 更高的 DSP48E1 slice 比，支持高性能 DSP
- 更高的 block RAM 比实现了数据缓冲，并且满足 DSP 的要求
利用 3.75Gbps GTX 收发器实现的串行连接功能
- 低功耗：在 3.75 Gbps 下，功率低于 150mW（典型值）
- 单个 FPGA 内的 GTX 收发器多达16个
- 高度灵活的时钟控制技术实现了独立 Rx 和 Tx 操作，能够有效地将某些应用的收发器数量加倍
- 保证符合常见标准的要求，如 10/40/100G 以太网、PCI Express、OC-48、XAUI、SRIO 和 HD-SDI
- 集成式 PCI Express 模块和第三代三态以太网 MAC 模块可以轻松实现常见接口
- 利用面向 Virtex-6 FPGA 的连接功能套件加快开发步伐
Virtex-6 CXT FPGA 的特性
突出显示行表示主要特性。
40nm ExpressFabric 架构，采用6输入 LUT
通过有效利用 40nm 三栅极氧化层工艺实现最高的性能。
第二代 ExpressFabric 技术采用6输入查找表（LUT），从而能够以更少的逻辑电平、更少的布线和更低的扇出来实现更高的性能。为了进一步提升性能，Xilinx 将与各个 LUT 相关的触发器数量加倍，从而能够更好地支持高速设计的流水线。
- 与上一代产品相比，40nm 三栅极氧化层工艺将性能提升了1个速度级别，将功耗降低了50%
- 第二代6输入查找表（LUT）架构利用最高的触发器：LUT 比加强了流水线
- 灵活的 LUT 可以配置成逻辑、分布式 RAM（64位/LUT 或256位/CLB）或移位寄存器
- 第二代对角对称互联实现了最短、最快的布线
- 74,500~758,800个逻辑单元，可以实现系统级集成
600 MHz 时钟管理通道（2 MMCM）
利用高精度、低抖动时钟控制技术实现最高的速度。
Virtex-6 FPGA 内的新型混合模式时钟管理器（MMCM）实现了器件的时钟管理通道（CMT）内的 DCM 和 PLL 电路提供的灵活而又精确的时钟综合、移相和抖动滤波优势。增强型时钟分配网络利用新型中点缓冲来降低歪斜。
- 基于 PLL 的新型混合模式时钟管理器（MMCM）实现了最低的抖动和抖动滤波
- 增强型频率综合将控制精度提高了8倍
- 与 Virtex-5 DCM 技术提供的相同的精确相位控制
- 18个 MMCM 提供了低于 30 ps 的精确相位控制，从而实现了更好的设计余量
- 差分全局和局部时钟控制技术保证实现低歪斜和低抖动
- 中点缓冲降低了片上时钟网络内的歪斜和抖动
500MHz block RAM（1,000Kb）
用于高密度片上存储器的 500MHz、36Kb block RAM 实现了高效数据缓冲。
Virtex-6 FPGA 为缓冲和存储片上数据提供了高达 38Mb 的集成式 block RAM。灵活的 block RAM 可以配置成2个 18Kb 模块或1个 36 Kb 模块、真正的双端口、简单的双端口和 FIFO，并且可以提供独立的读/写端口宽度配置。利用可选流水线功能实现 500 MHz 操作。内置式级联逻辑可以从2个 32k x 1 block RAM 配置创建1个 64k x 1 存储器。
- 可以分割成2个 18Kb 模块，以便将 Block RAM 带宽加倍
- 将 Block RAM 配置成多速率 FIFO
- 内置式64位纠错码（ECC）功能，可以实现高可靠性系统
- 自动节能电路
采用 ChipSync 源同步技术的 1.0Gbps SelectIO
实现行业标准和定制协议。
内置式功能可以轻松满足行业标准和定制协议最为严苛的时序要求，同时还可以在同一器件内利用30个可独立配置的 I/O 库支持多个电学标准。
- 利用 PCI®、RapidIO、XSBI、SPI4.2 等实现的设计
- 配置 I/O，以便在 1.0V~2.5V 的电压下支持 HSTL、LVDS（SDR 和 DDR）等
- 到常见标准的接口，带有 1.0 Gbps 差分和 1,066+ Mbps 单端 I/O
- 利用内置式 I/O 延迟电路简化板设计，从而利用灵活的每比特去歪斜补偿不等的迹线长度
- 利用内置式串行器/解串器让输入数据与 FPGA 内部时钟保持同步
- DDR3 存储器的内置式支持
- 自适应延迟设置会自动进行重新校准来补偿不断变化的工作条件
- 三稳态数控阻抗降低了存储器接口的功耗，减少了元件数量，缩小了板尺寸
- 带有片上有源 I/O 终端的数控阻抗（DCI）减少了元件数量，节省了板空间，简化了板设计
- 新性能通路时钟控制网络提供了专用通路，从而降低了片外时钟的抖动
3.75Gbps GTX 收发器
实现线路速率介于 150 Mbps 和 3.75 Gbps 之间的低功耗连接功能
以最低的功耗实现串行协议，以便轻松快速地构建完整的、面向芯片到芯片、板到板和盒到盒通信的串行解决方案。
- 灵活的 SERDES 让发射和接收通道能够在不同的数据速率下运行，从而有效地将某些应用中的收发器数量增加了一倍
- 功能强大的发射和接收均衡（发射预加重、接收线性均衡和 DFE）能够以较高的线路速率实现最佳的信号完整性
- 集成式“变速箱”实现了灵活编码：8b/10b、64b/66b、64b/67b
- 高度灵活的时钟控制技术实现了独立 Rx 和 Tx 操作，能够有效地将某些应用的收发器数量加倍
- 设计用来与集成式 PCI Express 和三态以太网 MAC 模块协同工作
- 功耗降低了25%：在 3.75Gbps 下，功率低于 150mW（典型值）
- 保证符合常见标准的要求，如 10/40/100G 以太网、PCI Express、OC-48、XAUI、SRIO 和 HD-SDI
PCI Express（Gen1）端点/根端口模块
实现成本、功耗和复杂度均更低的 PCI Express。
利用用于构建新一代图形、存储、网络和 I/O 器件的集成式 PCIe 接口模块将设计风险降至最低水平。Virtex-6 FPGA 内的 PCI Express 模块实现了事务处理层、数据链路层和物理层功能，能够以最低的 FPGA 逻辑利用率提供完整的 PCI Express 端点和根端口功能。
- 通过 PCI SIG 验证的 Gen1 和 Gen2 兼容性（被纳入集成商名单）
- 与 GTX 收发器一起提供 PCIe 端点和根端口功能
- 内置式硬 IP 可以释放用户逻辑资源，降低功耗
- 多个 PCIe 模块，可以增加带宽，提供多种功能，或者在单个 FPGA 内同时实现端点和根端口支持
- 利用可升级带宽（x1、x2、x4、x8 @ Gen1 和 Gen2 数据速率）保持软件投资和延长基础设施的使用寿命
- 可以随着项目的进行将设计重定位到更大的 FPGA 上，而无需修改您的 PCIe 接口设计
以太网媒体访问控制器模块
通过集成式三态 EMAC 连接到互联网上。
Virtex-6 FPGA 整合了4个嵌入式三态以太网媒体访问控制器（MAC）模块（Virtex-6 LX760 器件除外），提供了灵活的连接功能，同时还能释放用户逻辑资源和降低功耗。10/100/1000 Mbps 三态 EMAC 功能符合 IEEE 802.3 的要求，并且通过了 UNH 协同工作能力的测试和认证。它们提供：
- 2.5 Gbps 模式，可以利用定制协议实现更高的带宽
- 可编程 PHY 接口
- 带有 SelectIO 接口的 MII/GMII
- 与 RocketIO™ 收发器一起使用时的 SGMII（需要外部 PHY）
- 用于监控 Tx 和 Rx 帧性能的实时统计数据接口端口
- Jumbo 帧支持
- 接收地址滤波器，可以接受/拒绝信息包
- 到微处理器的 DCR 总线连接
- 使用 RocketIO 收发器时，完整的、面向 1000 Base-X 的单芯片解决方案（无需外部 PHY）
- 是网络管理或远程 FPGA 监控的理想之选
- 用户可配置接口
325MHz DSP48E1 slice
利用 DSP48E1 slice 实现了高达 900+ GMACS 的性能，从而提升了算法性能。
利用 DSP48E1 slice 实现了 1,000 GMACS 的性能，从而能够利用 FPGA 架构固有的并行性构建有效的滤波器硬件设计。
- 增加所有器件内的 DSP 资源；Virtex-6 SX475T FPGA 内的 Slice 多达2,016个
- 带有25 x 18乘法器、48位加法器、和48位累加器（可级联为96位）的增强型架构能够以更少的 slice 实现单/双精度浮点数学和高精度滤波器
- 新型集成式预加法器实现了效率更高、性能更高的对称和多相滤波器
- 支持饱和运算的模式检测、收敛舍入和下溢/溢流检测
- 40多种动态控制工作模式，包括乘法器、乘累加器、乘法器-加法器/减法器、3输入加法器、桶形移位器、宽总线多路复用器、宽计数器和比较器
- 低功耗：在38%的翻转率下，各个 DSP48E1 slice 仅消耗 1.09mW/100MHz 的功率，比上一代 slice 低20%
第三代 sparse chevron 封装技术
控制系统噪声，简化 PCB 布局。
高级 sparse chevron 封装技术提供了极大的系统设计优势，缩短了设计周期，削减了系统成本。
- 独特的 PWR/GND 引脚模式可以将串扰降至最低水平，并且能够减少 PCB 层数
- 基片上旁路电容器缩小了 PCB 面积
增强型配置和比特流保护
削减了系统成本，提高了可靠性，保护了设计安全。
- 利用商用 SPI 和并行闪存进行配置
- 部分重配置支持提高了设计灵活性和逻辑效率；速度快10倍
- 利用多比特流管理实现了可靠的在系统重配置
- 内置式误差检测与校正实现了更好的 SEU 保护
- 利用256位 AES（高级加密标准）安全性和电池后备或非易失性 e-fuse 密钥存储保护您的设计
- Device DNA 可以防止发生未授权过渡构建
